Digital Verification engineeer {nabídka práce}

Automaticky generované shrnutí. Berte ho jako orientační přehled.

Pozice je určena pro specialistu digitální a smíšené verifikace IC. Budeš definovat verifikační strategie a požadavky, provádět pokročilou ultra‑low‑power digitální verifikaci v SystemVerilogu s UVM, a spolupracovat s analogovým týmem na rozhraních a časování. Dále vytvoříš behaviorální modely a UVM‑testbench pro IP, budeš vést juniory a zlepšovat verifikaci v mezinárodním týmu.

Klíčové dovednosti: SystemVerilog, UVM a RTL/gate-level znalosti; min. 3 roky zkušeností s digitální verifikací IC a angličtina. Vzdělání: magisterský titul v elektrotechnice nebo informatice. Preferované: VHDL, Cadence nástroje, UPF, zkušenost s formal verification. Nabízí se konkurenční mzda, flexibilní doba a mezinárodní tým; lokalita: Praha nebo Brno. Pozice je INTERN a určena pro JUNIOR.