Vývojář HDL a digitálního zpracování signálů

Automaticky generované shrnutí. Berte ho jako orientační přehled.

Role: vývojář HDL a digitálního zpracování signálů pro vojenské i civilní systémy řízení letového provozu a pasivní sledovací systémy. Hlavní činnosti zahrnují vývoj SDR pro FPGA různých velikostí (Virtex, RFSoC, Versal), návrh a ladění HDL kódu, analýzu a úpravu DSP algoritmů, tvorbu testbenchů a simulací, a integraci s HW, embedded FW a SW, včetně dokumentace. Možnost home office a pracoviště v Pardubicích, Brně nebo Uherském Hradišti.

Požadavky: Xilinx FPGA, HDL (VHDL/Verilog), Python, C/C++, Linux, Git, schopnost řídit celý HDL projekt a převádět algoritmy z Pythonu/Matlab do HDL; samostatnost i týmová spolupráce; zaměření na testování a ladění na HW, práce s testbenchy, měření a vysokorychlostní datové linky (Ethernet, optika). Výhody: HLS, Embedded Linux (Yocto, PetaLinux), zájem o radiolokační techniku.